失效分析实验室半导体工程师 2021-12-18 10:49

FC封装的一般工艺流程如下：

1）将带有芯片凸点的7FC芯片对齐贴装在底部芯片或基板上；

2）布局完成后，通过回流焊或热压键合工艺进行键合；

3）互连形成后，在芯片周围滴涂底填料，底填料会通过毛细作用填满芯片与基板之间的间隙；

4）填充完成后，将组装件放在固化炉中进行底填料的固化。得到的FC封装体的一般结构如图所示，包括芯片、互连结构、基板以及底部填料等几个主要部分。

倒装芯片凸点工艺

芯片凸点是FC互连中的关键组成部分之一，具有在芯片与基板间形成电连接、形成芯片与基板间的结构连接以及为芯片提供散热途径三个主要功能。

1、凸点下金属化层

在芯片表面金属层上制备芯片凸点时，为了防止封装中的金属及污染离子向芯片表面金属层扩散造成腐蚀或形成硬脆的金属间化合物（Intermetallic Compound，IMC），降低互连系统的可靠性，需要在芯片表面金属层与芯片凸点之间添加凸点下金属化层（Under Bump Metallurgy，UBM）结构作为过渡层。如图3所示，UBM结构包括覆盖在芯片金属层上的粘接层、阻挡层、润湿层和抗氧化层。

其中，粘接层能够增强凸点和芯片金属化层、芯片钝化层之间的粘接力，提供牢固的键合界面，典型的粘接层材料有Cr、Ti、Ni、W、TiW和锌酸盐等。

阻挡层的作用是防止金属、污染离子向芯片金属层和粘接层扩散，阻挡层材料常采用Cr、W、Ti、TiW、Ni或Cr-Cu。阻挡层上面是润湿层，可以为其上的凸点提供润湿对象，与凸点发生反应生成IMC并形成键合，典型的润湿层金属有Cu、Ni、Pd和Pt。UBM的最外层是可选择使用的抗氧化层，目的是防止润湿层的氧化，主要材料为很薄的Au层。

UBM的制作主要由物理气相沉积（Physical Vapor Deposition，PVD）工艺完成，PVD可分为蒸镀（Evaporation）和溅射（Sputtering）两种，前者利用高温将金属熔融蒸发后镀覆于晶圆上，后者利用高速粒子冲击靶材激发出的靶材表面原子或分子落在晶圆上，两种工艺均需在真空条件下完成。考虑到蒸镀成本较高，目前UBM多数由溅射工艺制作。

2、C4凸点

最早的FC晶圆C4凸点制造技术是IBM公司开发的蒸镀工艺，目前最常用的方法是电化学沉积或电镀工艺。

芯片凸点的蒸镀工艺流程如下：将钼掩模板对中至晶圆，在晶圆上蒸镀UBM层后进行焊料的蒸镀，随后移去掩模板，最后通过回流焊使焊料成为光滑的球型。

蒸镀工艺的缺点是蒸镀工艺较低的材料利用率增加了成本，同时蒸镀工艺得到的凸点节距较大，较难应用于细节距芯片。

芯片凸点的电化学沉积或电镀工艺如图4(a)所示，采用溅射方法沉积UBM，然后在UBM层上涂覆光刻胶，使用掩模板进行紫外线曝光，定义凸点的位置和形状，在凸点位置电镀一层Cu作为润湿层，然后电镀焊料，剥离光刻胶并用过氧化氢或等离子蚀刻去除其他位置多余的UBM，最后对晶圆进行回流，在表面张力的作用下形成光滑的球型C4焊料凸点。

电镀工艺进行焊料凸点制作的成本效益好、良率高、速度快且凸点密度高。焊料还可以通过焊膏的丝网印刷工艺来实现，沉积UBM后，使用自动漏印板或丝网印刷结合精密漏印板，对特制的焊膏进行刮板印刷得到焊料图形，并采用回流焊的方式使焊料凸点变为球型。这种方法虽然成本较低，但是所得凸点的形状粗糙，且无法制作细节距凸点。

焊料凸点的材料可以被分为三种：熔点超过250℃的高温焊料（95%Pb-5%Sn与97%Pb-3%Sn等）、熔点为200℃～250℃的中温焊料（96.5%Sn-3.0%Ag-0.5%Cu，99%Sn-0.3%Ag-0.7%Cu与96.5%Sn-3.5%Ag等）以及熔点低于200℃的低温焊料（37%Pb-63%Sn共晶，42%Sn-58%Bi共晶以及48%Sn-52%In等）。

C4工艺可以达到较薄封装外形和较高引脚密度的要求，且具有电性能优良以及凸点芯片可返修等优点。此外，C4焊料凸点在熔融过程中的表面张力还可以帮助焊料与金属层进行自对准，在一定程度上降低了对沉积精度及贴片精度的要求，一般C4凸点芯片的焊料回流焊凸点节距可以小至50μm。

在进行芯片与基板之间键合的过程中，大多数C4凸点采用的键合方法为回流焊工艺。涂敷助焊剂后，将FC表面向下对齐贴装至底部芯片或基板，进行回流焊。

回流焊工艺过程中，焊料融化并润湿底部芯片或基板的技术层，表面张力作用下FC和底部芯片或基板发生自对准并形成冶金结合。冶金结合的过程即焊料与金属层发生反应生成稳定的IMC的过程，Cu6Sn5与Cu3Sn是键合过程中最常见的IMC，产生于Sn基焊料与Cu发生反应时。

3、Cu柱凸点

随着IC集成度的提高，芯片凸点需要满足细节距以及极细节距芯片的要求。而C4凸点回流后呈球型，尺寸较大，在节距较小时容易发生短路。因此，需要使用其他技术进行细节距芯片的凸点制作，C2（Chip Connection）技术是其中的主流技术之一。

C2技术中使用的Cu柱直径不受高度影响，可以实现更细节距凸点的制备，Cu柱可以分为不带焊料帽以及带焊料帽的Cu柱。C2凸点的制造工艺基本与C4凸点相同，如图4(b)所示，只不过电镀过程中不再是电镀焊料而改为电镀Cu。

在带焊料帽Cu柱制造过程中，除了电镀Cu还会在Cu柱上再电镀一层厚度较薄的焊料帽。因为Cu的热导率（400W/m·k）和电阻率（0.0172μΩ·m）都优于焊料（55W/m·k~60W/m·k和0.12μΩ·m~0.14μΩ·m），因此与C4 技术相比，C2凸点有更好的电性能、热性能和力学性能。

但是由于C2凸点的焊料体积非常小，甚至在不带焊帽的Cu柱凸点中没有焊料的存在，C2凸点的表面张力不足以执行Cu柱与焊帽的自对准，故C2凸点的自对准性不如C4 焊料凸点。

C2凸点的回流焊键合工艺过程与C4相同，涂敷助焊剂后，将FC对齐至底部芯片或基板，随后通过回流焊进行键合，C2回流焊凸点的间距可以小至25μm。

近年来，具有C2凸点的芯片向硅、陶瓷或有机封装基板的热压键合成为研究热点。C2凸点热压键合过程如下：在焊料盖、基板或两者表面都涂覆助焊剂，随后将FC拾取并对准放置在基板上，施加温度熔化焊料的同时，施加较小的压力将芯片固定在离底部芯片或基板一定距离的位置。

与回流焊相比，C2凸点的热压键合只能进行单个芯片的封装，因此封装效率较低，但是这种封装方法可以使芯片上的Cu柱间距小至8μm。

不带焊帽的Cu柱还可以采用Cu对Cu直接键合的方法进行键合，Cu-Cu扩散键合可以满足超细节距和超小焊盘尺寸的要求，焊盘间距小至5μm。为了减少氧化物生成对键合质量和可靠性的影响，Cu-Cu键合通常使用热压键合的方法在高温（约400°C）、高压和长时间（60min～120min）下进行，这对封装的效率和可靠性都非常不利。

Cu-Cu键合也可以在室温下进行，但室温键合在提高封装效率、降低成本的同时，也必须满足焊盘/布线/晶圆的平面化、保证键合表面平整及非常高的洁净室等级等要求，才能获得高质量键合。Cu-Cu键合目前主要用于晶圆对晶圆（Wafer to Wafer，W2W）组装，还没有大规模生产及应用。

4、扇入及扇出型晶圆级封装

扇入型晶圆级封装，即晶圆级芯片尺寸封装（Wafer-Level Chip Scale Package，WLCSP）。其制造工艺过程与C4焊料凸点基本一致，只不过没有在晶片上芯片的原始焊盘上制造焊料凸点，而是通过添加再分布层（Redistribution Layer，RDL）将原始焊盘转移（扇入）到芯片内部，制造间距和尺寸均更大的焊盘，进而降低凸点制造的难度。

RDL是在晶圆表面沉积金属层和介电层形成的金属布线图形，最常用的金属材料和介电层材料分别为Cu和SiO2。RDL的制造有两种方法，第一种是以金属层的干蚀刻方式来制作金属导线，然后进行介电层的填充；

另一种是则是先在介电层上蚀刻金属导线用的图形，然后再电镀金属。通过RDL可以实现芯片I/O端口的重新布局，将其布置到新的、节距占位更为宽松的区域，在WLCSP中这个宽松区域即为芯片内部，如图5(a)所示。

但随着芯片不断向小型化和多功能化方向发展，芯片所需的引脚数越来越多，要求芯片上的焊盘越来越小，直至芯片大小无法满足日益增加的引脚数。

这个问题可以通过扇出型晶圆级封装（Fan-Out Wafer-Level Packaging，FOWLP）来解决，FOWLP封装工艺流程简单且成本低廉：

1）划切晶圆分离芯片，将芯片放置于带有双面热解胶带圆形或矩形的临时载体上；

2）使用环氧树脂塑封料（Epoxy Mold Compound，EMC）的压缩成型方法对重新配置的载体进行一体成型，形成重构晶圆（Reconstituted Wafer）；

3）移除载体和双面胶带，并反转整个重构晶圆，在表面构建用于信号传输的RDL；

4）安装焊球，并将重构晶圆（含良好芯片、RDL和焊球）切成单个封装。FOWLP通过RDL将芯片I/O端口重新布局到芯片外部的EMC中，如图5(b)所示。FOWLP技术渐趋成熟，已经量产且应用在手机的射频、电源管理、应用处理器及储存器的ASIC上。

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