【开发博客（三）】verilog实现参数化的超前进位加法器和“类UVM”框架搭建

超前进位加法器的原理可以看【HDL系列】超前进位加法器原理与设计其目的是为了在两个加数的位宽都较大时，传统的行波加法器需要大量的时间，导致在单个周期内难以满足时序要求，从而设计出的大幅缩减计算时间的加

【开发博客（二）】verilog实现找到最低位1（Least Significant One）

输入：一个固定位宽的二进制序列，例如0100_0100输出：一个同输入位宽的独热码，标记处最低位1（Least Significant One），例如0011_1100的输入，希望输出0000_010

【开发博客（三）】verilog实现除法器

除法器与乘法、加减法不同，在FPGA与ASIC设计中，乘法与加减法操作都可以直接使用符号*、+、-来实现。在FPGA中，乘法符号会使用一个DSP资源来完成高速的乘法计算，而+、-法则是通过一个LUT；

【开发博客（一）】使用VSCode仿真Verilog和SystemVerilog代码环境搭建

环境搭建的流程大部分按照Digital Lab 2025中的来，但是有所变化的是vscode的verilog插件名称已经改变为Verilog-HDL/SystemVerilog，可能后面还会变但是记得