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AMD就在刚刚举办了Next Horizon活动，这次活动是针对数据中心的，不是普通的消费级产品发布。在活动上AMD宣布与亚马逊AWS的合作，发布了首款搭载Vega 20的显卡：Radeon Instinct MI60，揭晓了更多关于Zen 2架构的消息，同时现场演示了MI60和64核 Zen2 EPYC “Rome”的性能。本文将直接涵盖所有活动的内容。文章内容并非活动发布的顺序，是我重新整理过的。

活动的主旋律是TSMC 7nm - N7 HPC制程下的产品。HoriZon的“Z”里有个"7"。

世界首颗7nm GPU - Vega 20，主打HPC，PCIe 4.0

作为今年最后的发布之一【后面估计就还剩个P30】，Vega 20的规格大概是最没有悬念的了。

64CU + 32GB HBM2，1/2 FP64，PCIe 4.0。和之前的消息一致。

【btw：虽然AMD发布上没有提到Vega20，但David Wang在台上的时候一不小心说漏嘴了hhhhh：

David Wang："（ROCm 2.0）....It comes with Vega twen...MI60"】

132亿晶体管，331mm2面积。N7 HPC带来了最多2倍的晶体管密度，同等功耗下1.25倍性能【其实就是频率】，同等频率下降低50%功耗。

简单算下就知道N7 HPC的密度比手机芯片用的N7 SoC的要低很多。【官方都说了是最大2x密度提升。N7 SoC是3.3x】

N7 HPC主要为高频率优化。在能效、密度上相比Intel 14nm有着明显优势。

几个月前预测的是大概340mm2，差了9mm2。有误差是难免的。

331mm2大概是Cypress【HD5870】和Tahiti【HD7970】的面积。

Vega 20主要瞄准数据中心市场，根据AMD预计该市场在2021年之前会达到120亿美元的TAM。

搭载Vega 20 GPU的首款产品为Radeon Instinct MI60，也就是会上发布的这款，4096SP，32GB HBM2。

根据尾注判断还会有Radeon Instinct MI50，预计为Vega 20的harvested版本，性能大概是MI60的90%左右，应该是切掉了几组CU。【更新确认：MI50切到了 3840SP，4组CU，16GB HBM2，300W TDP】

Radeon InstinctMI60/MI50/MI25 和 Tesla V100 /T4的对比

Radeon Instinct MI60会是Vega 20的完整旗舰版本，AMD声称它是目前市面上最快的FP64/32 PCIe GPU。

FP32性能达到14.7 TFLOPS, FP64为7.4 TFLOPS【1/2比率】，

FP16：29.4 TFLOPS；

INT8：59 TOPS，

INT4：118 TOPS。

换算过来Boost频率能达到1794MHz，比Vega 10的1677MHz高了不少。平均频率大约有10%的提升。

如果和同样300W TDP的MI25对比，频率则增加了大概25%。

由于主打的是HPC，TMU/ROP应该会维持同样的256/64配置。

TDP 300W。后续非旗舰型号应该能压到150-200W左右。

带宽则是Vega 20显著提升的另一个地方，HBM2从2块变成4块，频率2Gbps，带宽达到1TB/s。由于是企业级产品，ECC当然是支持的。

Vega 20还是业界首款支持PCIe 4.0的GPU。相比PCIe 3.0, 4.0提供双倍的带宽，双向64GB/s【CPU到GPU】。正好Rome也支持PCIe 4.0，形成一个平台。

而多个GPU之间则是Infinity Fabric提供互联，每条IF能提供100GB/s的GPU间带宽，组成一个环形，多GPU效率比以往更高。这个很类似NVLINK。

看样子每颗GPU应该只有两条IF，没法组成更复杂的结构，会有GPU无法直接互联。

Vega 20是AMD第三代支持硬件虚拟化的GPU，硬件虚拟化没有软件的overhead，没有授权费。

单GPU可以支持最多16个VM【虚拟化桌面】，单个VM也可以分配最多8个GPU【虚拟化计算】，灵活配置。

随着Vega 20/Radeon Instinct MI60的发布，AMD也发布了ROCm 2.0。

ROCm是开源的，可以在AMD、NVIDIA的GPU上运行，也能在Intel CPU上运行。

支持最新的机器学习框架。支持Dockers和Kubernetes。

目前ROCm 2.0已经upstream给了上游的Linux内核发行组织。

好的扯了这么多我知道你们肯定只关心性能。下面是AMD给出的官方性能数字。

DGEMM

Vega20比Vega10在上快8.8倍

6717 GFLOPS vs 763 GFLOPS

【这是自然。因为Vega10只有1/16的FP64。不算频率的话Vega20的FP64理论性能为Vega10的8倍】

RESNET-50

Vega20是Vega10的2.8倍

498 vs 179

RESNET-50 TRAINING

多GPU效率

2 GPU达到1.99x【99.5%】

4 GPU达到3.98x【99.5%】

8GPU达到7.64x【95.5%】

对比Tesla V100 PCIe

双精度和单精度均强于V100

RESNET-50 TRAINING

大概为V100的94%性能

Radeon Instinct MI60将于本季度出货

与此同时AMD还更新了数据中心GPU的路线图。

Vega20的下一代将会有更高性能，更多互联能力，更好软件兼容性。

至于名字“MI-NEXT”只是临时放在那里的占位符。

以上是本次活动关于GPU方面的所有更新。

Zen 2以及第二代 EPYC "ROME"

TSMC N7 HPC制程

和Vega20一样，Zen2也是用TSMC 7nm HPC工艺制造的。

AMD在设计当初考虑到代工厂的10nm属于半节点，带来的提升不是很明显，于是把赌注都下在了7nm节点上。

相较14nm，7nm HPC带来两倍的密度，同等频率下功耗只有一半，同等功耗下频率达到1.25倍以上。

N7 HPC的密度比N7 SoC要低。前者为高性能计算优化，需要频率；后者注重移动低功耗领域。

TSMC在7nm节点的进度明显快于三星和Intel。不得不佩服台积的实力。

在Zen2的研发过程中，AMD和TSMC有着紧密的合作关系。

Zen2架构：前端及浮点大幅加强

作为世界上首款高性能x86 7nm CPU，Zen 2架构带来了各方面的显著提升。

总的来讲，Zen2在性能方面改进了如下几点

改进了执行管线

浮点和Load/Store翻倍

核心密度翻倍

单次运算耗能减半

Zen2的输出能达到Zen的两倍，IPC也有明显提升。

AMD内部用DKERN + RSA测试，Zen2的IPC为4.53，Zen的IPC为3.5，Zen2在这里比Zen高29.4%。

由于是浮点和整数混合测试，属于比较理想的情况。

关于架构细节方面AMD并没有提太多，信息也给的很笼统，没法进一步分析。

个人不会没有事实依据就去预测。

首先是前端的改进：

改进的分值预测单元

更好的指令预取

重新优化指令缓存

更大的微指令缓存

这点显得尤其重要，因为Zen的前端被认为是最大的瓶颈之一。

浮点单元也得到了大幅加强，基本翻倍。

依然是4个浮点单元，2MUL+2ADD，但指令宽度从128-bit翻倍到256-bit

Load/Store带宽翻倍

增加Dispatch/Retire带宽

各种模式下均能保持高输出

关于Zen架构的分析详见：Agner：AMD Ryzen 架构及指令输出、延迟测试结果

http://www.moepc.net/?post=1805

同时还有安全上的加强。原本Zen架构就不受Intel架构专属漏洞Meltdown等的影响，在安全考虑上要强那么一点。

现在Zen2则更进一步，在硬件上加强Spectre漏洞的修复。

基于Zen2架构的EPYC，代号“Rome”

这个才是本次发布的重头戏，也是很多人最关心的。

第二代EPYC处理器，代号"Rome"，单路将提供最多64核心，8通道DDR4，128条 PCIe4.0支持，更高的IPC，256MB L3缓存。单路输出达到Naples的两倍，浮点输出达到四倍。

7nm HPC制程，世界首先。Intel的10nm服务器得等到2020下半年。

都知道第一代EPYC用的是4x MCM，4块Zeppelin die用IF连接，成为AMD服务器平台的基石，在良率和密度上均有优势。

而第二代EPYC进行了大刀阔斧的改革，利用第二代Infinity Fabric，将I/O部分分离成一颗独立的I/O die，使用14nm制程制造，位于封装中心；周围则是8颗7nm的CPU核心chiplet，每颗包含8个Zen2核心。【Zen架构Zeppelin也是每颗die 8个Zen核心，2x 4C CCX。】

I/O die集成了很多东西，面积巨大，大概有440mm2左右，良率不会太好看。

但这是服务器用的，比起服务器的margin来讲这点成本就不算高了

桌面AM4如果沿用同样的Chiplet，就需要集成一个更小的IO die。

7nm的CPU chiplet和I/O die之间采用IF连接，IMC和I/O都在I/O die上。

两颗7nm的CPU chiplet比一颗14nm Zeppelin还要小。

粗略计算两颗7nm CPU Chiplet的封装面积是单颗14nm Zeppelin的68%。

单颗7nm CPU Chiplet的封装面积是单颗14nm Zeppelin的32%。

当然CPU chiplet也就去掉了IMC、IO等等IP模块。L3缓存从Zeppelin的16MB翻倍至32MB。

实物图图源：computerbase.de

这样能够达成更低延迟，更低功耗，弥补第一代EPYC "Naples"上出现的部分不足。

Rome也是首个支持PCIe 4.0的x86服务器CPU，一共128条。PCIe 4.0带来64GB/s的双向带宽，相比3.0翻倍，对于加速卡等的性能发挥很重要。

兼容、升级性：Rome向后兼容目前的Naples平台 —— Socket SP3 LGA4094，

同时向前兼容Zen3架构的第三代EPYC，N7+工艺的Milan。

All roads lead to Rome !

性能如何？

这次AMD在现场小小演示了一下64核 Rome的性能。

理论上Rome的单路输出是Naples的两倍【因为有两倍核心】

浮点输出是Naples的四倍【因为有两倍核心x两倍浮点宽度】

但理论终究是理论，实际性能只有测了才知道。

在现场AMD用Cray 4K测试，对比目前Intel的最强Skylake-SP系统和AMD的Rome

Intel：双路白金至强 Xeon-SP Platinum 8180M, 56C/112T，3TB DDR4

AMD: 单路 Zen2 EPYC "Rome", 64C/128T, 4TB DDR4

结果单路Rome用时28.1秒，双路白金至强8180M用时30.2秒。

双路打单路，结果单路更快。

而且Rome用的是风冷、未超频、频率还不是最终版的原型系统。

btw: 双路白金至强性能是比Cascade Lake-AP要强的。而且Cascade Lake-AP的功耗注定了要水冷。

仅凭Cray一个测试无法完全判断性能到底如何，AMD作为厂商当然会选对自己有利的测试进行demo。

不过还是很震撼。性能上优势巨大，更不用提能效。

第二代EPYC "Rome” 将于2019年发布。随着发布的临近，会有更多的信息更新。

EPYC路线图更新，Zen4研发中

发布会一开始Mark Papermaster就提到Zen2和Zen3的进度一切正常，Zen3 On track。

这里强调了路线图的稳定性，“AS PROMISED”，颇有一番讽刺隔壁的意味。

Papermaster称设计队伍采用蛙跳式的策略，始终有两款架构在研发中。

现在Zen2已经开始出样，后面就是Zen3 Milan和Zen4了。Zen4目前还处于设计阶段。

以上是本次活动关于Zen2的所有信息。

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EPYC2 图源：computerbase.d

AMD Next Horizon活动汇总：发布7nm Vega 20，64核EPYC性能演示